SuperH - SuperH

SuperH (SH)
ДизайнерHitachi Ltd.
Биты32-бит (32 → 64)
Введено1990-е
дизайнRISC
КодированиеSH2: 16-битные инструкции; SH2A и новее: смешанные 16- и 32-битные инструкции
Порядок байтовБи
ОткрытоДа, и без лицензионных отчислений[1]

SuperH (или SH) это 32-битный вычисление с сокращенным набором команд (RISC) архитектура набора команд (ISA) разработано Hitachi и в настоящее время производится Renesas. Реализуется микроконтроллеры и микропроцессоры для встроенные системы.

На момент своего появления SH2 отличался наличием 16-битных инструкций фиксированной длины, несмотря на 32-битную архитектуру. Это был новый подход: в то время ширина инструкций RISC-процессоров всегда определялась шириной архитектуры. Другими словами, 32-битные процессоры RISC всегда использовали фиксированные 32-битные инструкции.

Позже возникла идея того, что сейчас называется сжатым набором инструкций.[нужна цитата ] был принят другими компаниями, наиболее ярким примером является РУКА которые лицензировали соответствующие патенты SuperH для создания Большой палец Набор инструкций.

По состоянию на 2015 год, многие из оригинальных патенты для архитектуры SuperH истекают, и ЦП SH2 был переопределен как оборудование с открытым исходным кодом под именем J2.

История

SH-2 на Sega 32X и Sega Saturn

Семейство процессорных ядер SuperH было впервые разработано Hitachi в начале 1990-х гг. Хитачи разработал целую группу восходящая совместимость Набор инструкций Ядра процессора. SH-1 и SH-2 использовались в Sega Saturn, Sega 32X и Capcom CPS-3.[2] Эти ядра имеют 16 бит инструкции для лучшей плотности кода, чем 32-битные инструкции, что было большим преимуществом в то время из-за высокой стоимости основная память.

Несколько лет спустя ядро ​​SH-3 было добавлено к семейству процессоров SH; новые функции включали еще одну концепцию прерывания, блок управления памятью (MMU) и измененная концепция кеширования. Ядро SH-3 также получило DSP расширение, затем называется SH-3-DSP. С расширенными путями данных для эффективной обработки DSP, специальными аккумуляторами и выделенным MAC -типа DSP, это ядро ​​объединяло мир DSP и RISC-процессоров. Производная также использовалась с оригинальным сердечником SH-2.

С 1994 по 1996 год по всему миру было отгружено 35,1 миллиона устройств SuperH.[3]

Для Dreamcast, Hitachi разработал архитектуру SH-4. Суперскаляр (2-стороннее) выполнение инструкции и вектор блок с плавающей запятой (особенно подходит для 3d графика ) были изюминками этой архитектуры. Стандартные чипы на основе SH-4 были представлены примерно в 1998 году.

Ш-3 и Архитектуры SH-4 поддерживают порядок байтов с прямым и обратным порядком байтов (они двухконечный ).

Лицензирование

Hitachi и STMicroelectronics еще в 1997 году начал сотрудничать в разработке SH-4. В начале 2001 года они сформировали IP компания SuperH, Inc., которая собиралась лицензировать ядро ​​SH-4 другим компаниям и разрабатывала архитектуру SH-5, первый шаг SuperH в 64-битную область.[4][5] В 2003 г. Hitachi и Mitsubishi Electric образовали совместное предприятие под названием Renesas Technology, 55% которой принадлежит Hitachi. В 2004 году Renesas Technology купила долю собственности STMicroelectronics в SuperH Inc. и вместе с ней лицензию на ядра SH.[6] Renesas Technology позже стала Renesas Electronics после слияния с NEC Electronics.

Конструкция SH-5 поддерживала два режима работы. Режим SHcompact эквивалентен инструкциям пользовательского режима Комплект инструкций SH-4. Режим SHmedia очень отличается, используя 32-битные инструкции с шестьюдесятью четырьмя 64-битными целочисленными регистрами и SIMD инструкции. В режиме SHmedia пункт назначения ветвь (переход) загружается в регистр перехода отдельно от фактической инструкции перехода. Это позволяет процессору предварительно выбирать инструкции для перехода без необходимости отслеживать поток инструкций. Комбинация компактного 16-битного кодирования инструкций с более мощным 32-битным кодированием инструкций не уникальна для SH-5; РУКА процессоры имеют 16-битный Большой палец режим (ARM лицензировала несколько патентов SuperH для Thumb[7]) и MIPS у процессоров есть режим MIPS-16. Однако SH-5 отличается тем, что его режим обратной совместимости - это 16-битная кодировка, а не 32-битная кодировка.

Эволюция архитектуры SuperH продолжается. Последний этап эволюции произошел примерно в 2003 году, когда ядра от SH-2 до SH-4 были объединены в суперскалярное ядро ​​SH-X, которое образует своего рода надмножество набора инструкций по сравнению с предыдущими архитектурами.

сегодня[когда? ], ядра ЦП SuperH, архитектура и продукты Renesas Electronics, слияние полупроводниковых групп Hitachi и Mitsubishi, и архитектура консолидируется вокруг платформ SH-2, SH-2A, SH-3, SH-4 и SH-4A, образуя масштабируемое семейство.

J Core

Последний из патентов SH-2 истек в 2014 году. LinuxCon Япония 2015, разработчики j-core представили повторное внедрение чистых помещений ISA SH-2 с расширениями (известный как "ядро J2" из-за неистекшего товарные знаки ).[7][8] Впоследствии на ELC 2016 было представлено пошаговое руководство по дизайну.[9]

В Открытый исходный код BSD лицензированный VHDL код для ядра J2 был проверен на Xilinx ПЛИС и дальше ASIC изготовлен на TSMC с 180 нм процесс и может загружаться µClinux.[7] J2 обратно совместим с ISA с SH-2, реализован как 5-ступенчатый конвейер с отдельными интерфейсами памяти команд и данных, а также сгенерированный машиной декодер команд, поддерживающий плотно упакованный и сложный (по сравнению с другими RISC-машинами) ISA. Дополнительные инструкции легко добавить. J2 реализует инструкции для динамического сдвига (с использованием шаблонов инструкций SH-3 и более поздних версий), расширенных атомарных операций (используемых для потоковых примитивов) и блокировки / интерфейсов для поддержки симметричной многопроцессорной системы. Планы по внедрению наборов инструкций SH-2A (как «J2 +») и SH-4 (как «J4») по истечении срока действия соответствующих патентов в 2016-2017 гг.[7]

Некоторые особенности SuperH были названы мотивацией для разработки новых ядер на основе этой архитектуры:[7]

  • Высоко плотность кода по сравнению с другими 32-битными RISC Как есть такие как РУКА или MIPS[10] важно для производительности кеш-памяти и пропускной способности памяти
  • Существующий компилятор и Операционная система поддержка (Linux, Windows Embedded, QNX[8])
  • Чрезвычайно низкий ASIC изготовление стоит сейчас, когда истекает срок действия патентов (около 0,03 доллара США для двухъядерного ядра J2 по 180 нм техпроцессу TSMC).
  • Внедрение без патентов и лицензионных отчислений (лицензия BSD)
  • Полная и активная поддержка сообщества
  • Доступность недорогой платформы разработки аппаратного обеспечения для бесплатных инструментов FPGA
  • Инструменты генерации и интеграции RTL для ЦП и SoC, создание портативных RTL для FPGA и ASIC и документация
  • Чистый, современный дизайн с открытым исходным кодом, среда генерации, моделирования и проверки

Модели

Процессор Hitachi SH-3

Семейство процессорных ядер SuperH включает:

  • SH-1 - используется в микроконтроллерах для глубоко встраиваемых приложений (CD-ROM диски, основные приборы, так далее.)
  • SH-2 - используется в микроконтроллерах с более высокими требованиями к производительности, также используется в автомобилях, таких как блоки управления двигателем или в сетевых приложениях, а также в игровых консолях, таких как Sega Saturn. SH-2 также нашел применение во многих автомобильных блок управления двигателем приложения, в том числе Subaru, Mitsubishi, и Mazda.
  • SH-2A - Ядро SH-2A является расширением ядра SH-2, включая несколько дополнительных инструкций, но, что наиболее важно, переход на суперскалярную архитектуру (она способна выполнять более одной инструкции за один цикл) и две пяти- этапные трубопроводы. Он также включает 15 банков регистров для обеспечения задержки прерывания в 6 тактовых циклов. Он также хорош в приложениях для управления двигателем, а также в мультимедиа, автомобильной аудиосистеме, трансмиссии, управлении автомобильным кузовом и автоматизации офисов + зданий.
  • SH-DSP - изначально разработан для мобильный телефон market, который позже будет использоваться во многих потребительских приложениях, требующих производительности DSP для JPEG сжатие и т. д.
  • SH-3 - используется для мобильных и портативных приложений, таких как Хорнада, сильный в Windows CE приложений и рынка в течение многих лет на рынке автомобильной навигации. В Пещера CV1000, аналогично Sega NAOMI CPU оборудования, также использовавший этот CPU. Музыкальные производственные устройства Korg Electribe EMX и ESX также используют SH-3.[11]
  • SH-3-DSP - используется в основном в мультимедийных терминалах и сетевых приложениях, а также в принтерах и факсах.
  • SH-4 - используется, когда требуется высокая производительность, например, автомобильные мультимедийные терминалы, игровые приставки, или телеприставки
  • SH-5 - используется в 64-битных мультимедийных приложениях высокого класса
  • SH-X - основное ядро, используемое в различных вариантах (с / без DSP или FPU) в блоке управления двигателем, автомобильном мультимедийном оборудовании, приставках или мобильных телефонах
  • SH-Mobile - процессор мобильных приложений SuperH; предназначен для разгрузки обработки приложений с LSI основной полосы частот

SH-2

Процессор Hitachi SH-2

SH-2 представляет собой 32-битную архитектуру RISC с 16-битной фиксированной длиной инструкции для высокой плотности кода и оснащен аппаратным обеспечением. умножать – накапливать (MAC) для алгоритмов DSP и имеет пятиступенчатый конвейер.

В SH-2 есть тайник на все ПЗУ безбарьерные устройства.

Он обеспечивает 16 регистров общего назначения, векторный базовый регистр, глобальный базовый регистр и регистр процедуры.

Сегодня семейство SH-2 простирается от 32 КБ встроенной флэш-памяти до устройств без ПЗУ. Он используется во множестве различных устройств с различными периферийными устройствами, такими как CAN, Ethernet, блок таймера управления двигателем, быстрый АЦП и другие.

SH-2A

SH-2A - это обновление ядра SH-2, в которое добавлены 32-битные инструкции. Об этом было объявлено в начале 2006 года.

Новые функции ядра SH-2A включают:

  • Суперскалярная архитектура: выполнение 2 инструкций одновременно
  • Гарвардская архитектура
  • Два 5-ступенчатых трубопровода
  • Смешанные 16-битные и 32-битные инструкции
  • 15 банков регистров для реакции на прерывания за 6 циклов.
  • Дополнительный FPU

Семейство SH-2A сегодня охватывает широкую область памяти от 16 КБ до и включает в себя множество вариантов без ПЗУ. Устройства оснащены стандартными периферийными устройствами, такими как МОЧЬ, Ethernet, USB и многое другое, а также дополнительные периферийные устройства для конкретных приложений, такие как блок управления двигателем таймеры, TFT контроллеры и периферийные устройства, предназначенные для автомобильных трансмиссий.

SH-4

Процессор Hitachi SH-4

SH-4 - это 32-битный RISC-процессор, разработанный для основного использования в мультимедийных приложениях, таких как Sega. Dreamcast и НАОМИ игровые системы. Он включает гораздо более мощный модуль с плавающей запятой.[Примечание] и дополнительные встроенные функции, а также стандартная обработка 32-битных целых чисел и 16-битный размер инструкции.

Характеристики SH-4 включают:

  • FPU с четырьмя умножителями с плавающей запятой, поддерживающий 32-битные числа с плавающей запятой одинарной и 64-битной двойной точности
  • 4D с плавающей точкой операция скалярного произведения
  • 128-битная шина с плавающей запятой, обеспечивающая скорость передачи данных из кеша данных 3,2 ГБ / с
  • 64-битная внешняя шина данных с 32-битной адресацией памяти, позволяющая до 4 ГБ адресуемой памяти со скоростью передачи 800 МБ / с
  • Встроенные контроллеры прерываний, прямого доступа к памяти и управления питанием

^ В кастомном SH4, сделанном для Casio, SH7305 нет FPU.

SH-5

SH-5 - это 64-битный RISC-процессор.[12]

Практически не было выпущено немоделированное оборудование SH-5,[13] и в отличие от еще живого SH-4, поддержка SH-5 была прекращена с gcc.[14]

использованная литература

  1. ^ J-core Открытый процессор
  2. ^ «Оборудование CP System III (CPS3) (Capcom)». www.system16.com. Система 16. Получено 3 августа 2019.
  3. ^ http://segatech.com/technical/cpu/tech_sh4.html
  4. ^ «STMicro и Hitachi планируют новую компанию по разработке ядер RISC». EE Times. 3 апреля 2001 г. Hitachi создала семейство процессоров SH и разработала его первые четыре основные итерации, но работает с ST с 1997 года, когда компании согласились поделиться общей дорожной картой для высокопроизводительных микропроцессоров. Они совместно разработали 32-битное процессорное ядро ​​SH4 RISC и начали разработку архитектуры SH5, которую теперь будет дорабатывать SuperH. Первым продуктом SuperH будет ядро ​​SH4. Более ранние версии SH не будут частью соглашения о выделении.
  5. ^ «SuperH, Inc., созданная Hitachi и STMicroelectronics для ускорения распространения ядер SuperH ™ во встроенных микропроцессорных приложениях».
  6. ^ «Renesas возьмет на себя основной бизнес SuperH». EE Times. 28 сентября 2004 г.
  7. ^ а б c d е Натан Уиллис (10 июня 2015 г.). «Возрождение архитектуры SuperH». LWN.net.
  8. ^ а б "Ядра J". j-core. Архивировано из оригинал 11 мая 2016 г.. Получено 27 апреля, 2016.
  9. ^ http://j-core.org/talks/ELC-2016.pdf
  10. ^ В.М. Уивер (17 марта 2015 г.). «Исследование пределов плотности кода (технический отчет с новейшими результатами)» (PDF).
  11. ^ Кувабара (25 июля 2019 г.). "Руководство по обслуживанию Korg EMX / ESX" (PDF).
  12. ^ "Ядро процессора SH-5, Том 1: Архитектура" (PDF).
  13. ^ "Пресс-релиз Wasabi SH-5". 8 марта 2016 г.
  14. ^ «Изменения, новые функции и исправления GCC 7 Release Series». 2 февраля 2018.

внешние ссылки