PowerPC e200 - PowerPC e200
 | Эта статья включает в себя список общих использованная литература, но он остается в основном непроверенным, потому что ему не хватает соответствующих встроенные цитаты. (Март 2019 г.) (Узнайте, как и когда удалить этот шаблон сообщения) |
| МОЩНОСТЬ, PowerPC, и Питание ISA архитектуры |
|---|
| NXP (ранее Freescale и Motorola) |
| IBM |
| IBM / Nintendo |
| Другой |
| Ссылки по теме |
| Отменено серым цветом, исторический курсивом |
В PowerPC e200 это семья 32-битный Питание ISA микропроцессор ядра, разработанные Freescale для основного использования в автомобильный и промышленные системы управления. Ядра предназначены для формирования ЦПУ часть в система на кристалле (SoC) со скоростью до 600 МГц, что делает их идеальными для встроенные приложения.
Ядро e200 разработано на основе MPC5xx семейство процессоров, которое, в свою очередь, является производным от ядра MPC8xx в PowerQUICC Процессоры SoC. e200 придерживается Power ISA v.2.03 как и предыдущий Книга E Технические характеристики. Все микропроцессоры на базе ядра e200 названы в MPC55xx и схему MPC56xx / JPC56x, не путать с MPC52xx процессоры, основанные на PowerPC e300 ядро.
В апреле 2007 года Freescale и IPextreme предоставили ядра e200 для лицензирования другим производителям.[1]
Continental AG и Freescale разрабатывают SPACE, трехъядерный процессор на базе e200, предназначенный для электронных тормозных систем в автомобилях.[2]
STMicroelectronics и Freescale совместно разработали микроконтроллеры для автомобильный приложения на базе e200 в MPC56xx / SPC56x семья.
Ядра
Семейство e200 состоит из шести ядер, от простых low-end до сложных high-end.
e200z0
Самое простое ядро, e200z0, имеет с целью, четыре ступени трубопровод. Нет MMU, нет кеша и нет FPU. Он использует часть Power ISA с переменной длиной в битах (VLE), которая использует 16-битные версии стандартного 32-битного PowerPC Book E ISA, тем самым сокращая объем кода до 30%. Имеет один 32-битный AMBA Интерфейс шины 2.0v6. Блок загрузки / сохранения является конвейерным, имеет задержку загрузки в 1 цикл и поддерживает пропускную способность одной операции загрузки или сохранения за цикл.
E200z0 используется в MPC5510 в качестве дополнительного сопроцессора вместе с ядром e200z1, что делает этот чип многоядерный процессор. e200z0 доступен в качестве сопроцессоров для других процессоров на базе e200, а также в качестве автономных процессоров очень низкого уровня.
e200z1
E200z1 имеет четырехступенчатый конвейер с одним выпуском блок предсказания ветвления и MMU с 8 входами, без кеша и без FPU. Он может использовать как полную 32-разрядную версию PowerPC ISA, так и инструкции VLE. Он использует двойной 32-битный шинный интерфейс AMBA 2.0v6. Блок загрузки / сохранения является конвейерным, имеет задержку загрузки в 1 цикл и поддерживает пропускную способность одной операции загрузки или сохранения за цикл.
e200z3
E200z3 имеет четырехэтапный конвейер для отдельных задач с блоком предсказания ветвлений, MMU на 16 входов и SIMD способный FPU. Кеша нет. Он может использовать как полную 32-разрядную версию PowerPC ISA, так и инструкции VLE. Он использует двойной 64-битный шинный интерфейс AMBA 2.0v6. Блок загрузки / сохранения является конвейерным, имеет задержку загрузки в 1 цикл и поддерживает пропускную способность одной операции загрузки или сохранения за цикл.
e200z4
E200z4 имеет пятиэтапный конвейер с двумя задачами с блоком предсказания ветвления, MMU с 16 входами, расширением обработки сигналов (SPE), FPU с поддержкой SIMD с одинарной точностью и 4-х килобайтными 2/4-позиционными ассоциативными инструкциями. Кэш L1 (Псевдо-циклический алгоритм замены). У него нет кеша данных. Он может использовать как полную 32-разрядную версию PowerPC ISA, так и инструкции VLE. Он использует интерфейс AMBA 2.0v6 с двойной 64-битной шиной. Блок загрузки / сохранения является конвейерным, имеет двухцикловую задержку загрузки и поддерживает пропускную способность одной операции загрузки или сохранения за цикл.
В зависимости от производной может поддерживать SPE или LSP.
e200z6
E200z6 имеет семиступенчатый конвейер с одним выпуском с блоком предсказания ветвления, MMU на 32 входа, расширениями обработки сигналов (SPE), FPU с одинарной точностью с поддержкой SIMD и 8-канальным ассоциативным набором унифицированных данных / инструкций 32 KiB. Кэш L1. Он может использовать как полную 32-разрядную версию PowerPC ISA, так и инструкции VLE. Он использует один интерфейс 64-битной шины AMBA 2.0v6. Блок загрузки / сохранения является конвейерным, имеет задержку загрузки 3 цикла и поддерживает пропускную способность одной операции загрузки или сохранения за цикл.
e200z7
E200z7 имеет десятиэтапный конвейер с двумя задачами с блоком предсказания ветвлений, MMU на 32 входа, FPU с одинарной точностью с поддержкой SIMD и кэшем Harvard с 4-х канальным ассоциативным набором инструкций и данными L1 размером 16 КБ. Он может использовать как полную 32-разрядную версию PowerPC ISA, так и инструкции VLE. Он использует 32-битную шину AMBA 2.0v6, интерфейс для адресной шины и 64-битную шину данных (плюс атрибуты и управление на каждой шине). Блок загрузки / сохранения является конвейерным, имеет задержку загрузки 3 цикла и поддерживает пропускную способность одной операции загрузки или сохранения за цикл.
В зависимости от производной может поддерживать SPE, SPE v1.1 или SPE v2.
Смотрите также
использованная литература
- ^ «Freescale открывает лицензию на семейство ядер Power Architecture e200 через IPextreme» (Пресс-релиз). 2 апреля 2007 г. Архивировано с оригинал 24 октября 2007 г.
- ^ «Freescale и Continental совместно работают над многоядерным 32-битным микроконтроллером для электронных тормозных систем» (Пресс-релиз). 16 октября 2007 г. Архивировано с оригинал 12 июля 2012 г.
- Страница Freescale MPC55xx
- Страница SPC5 ST
- Страница лицензирования IPextremes e200
- Базовое семейство Freescale e200, обзор и модель лицензирования, официальный документ
- Многоядерный дизайн: основные проблемы и возможности - Power.org
- Халфхилл, Том Р. (2 апреля 2007 г.). "Ядра питания лицензий Freescale". Отчет микропроцессора.